因此，在2010年左右达到1.4μm时，该行业转向了晶圆厂的另一项创新——深沟槽隔离（DTI）。在DTI中，目标是使光电二极管更高，从而增加单位面积的容量。为了在工厂中启用DTI，供应商采用了BSI架构，并通过各种工艺步骤使光电二极管更高。更高的二极管还需要在结构周围增加硅的厚度。
不过，相比之前，此时像素缩放速度明显变慢。据TechInsights称，供应商需要三年的时间才能从1.4μm（2008）升级到1.12μm（2011），四年达到1μm（2015），再过三年达到0.9μm（2018）。
TechInsights分析师Ray Fontaine在最近的博客中说：“总而言之，我们相信DTI和相关钝化方案的发展是导致1.12μm像素延迟到0.9μm像素延迟引入的主要原因。”
③、创新技术恢复像素缩放竞赛
最近，这些问题终于得到了解决，像素缩放竞赛恢复。
在2018年，三星突破了1μm的壁垒，达到0.9μm，其次是Sony在2019年达到0.8μm，在2020年突破了0.7μm。
对于亚微米级的像素缩放，行业需要更多的创新。Fontaine在最近的演讲中说：“随着像素的缩小，需要更厚的有源（硅）来维持合适的光电二极管尺寸。”“更厚的有源（硅）的关键技术推动因素是DTI和相关的高k缺陷钝化膜。”
用高k膜制作图像传感器遵循传统流程，但不同之处在于，高k膜沉积在DTI沟槽的衬里上方。
对于高k和其他工艺，供应商在fab中采用两种不同的方法，分别是前DTI（F-DTI）和后DTI（B-DTI）。F-DTI使用多晶硅间隙填充，并且多晶硅可以具有电压偏置以改善表面钉扎。F-DTI还可以进行更多热处理，以减少蚀刻损伤泄漏。而 B-DTI使用带负电荷的高k膜来积累电荷，并将费米能级固定在表面，然后抑制暗电流泄漏。高k膜工艺是原子层沉积（ALD），B-DTI通常使用氧化物间隙填充，但也尝试了一些金属填充甚至空气间隙，并已用于批量生产。
接下来，像素缩放会继续吗？
像素缩放可能会持续超过0.7μm。随着像素缩小到0.7μm以上，许多方面都需要进行优化。
一方面是B-DTI，用于深二极管的高能注入，用于彩色和微透镜的光学结构收缩等关键项目仍将是发展重点。定义像素内晶体管和互连的更基本的设计规则需要更新。
另一个方面是移动传感器的像素间距正在接近光的波长。例如，如今研发中使用的是0.6μm像素间距，它小于0.65μm（650nm）的红光波长。但问题在于，在接近极限的情况下，有没有必要缩小到亚波长。
其实将像素大小缩小到亚波长并不意味着在像素级别上能获得更多有价值的空间分辨率信息。1.0微米像素的光学结构使用许多亚波长特征，例如，通过光导，用于抑制串扰的狭窄金属网格和用于量子效率的狭窄介电壁正在得到改善。这种纳米级的光学工程已经存在于当前的像素中，并且已经使用了很多年，因此，转移到亚波长并不是一场革命。
所以，持续缩小的局限性可能来自用户利益而非技术。如今，应用程序在缩小像素尺寸方面不断发现最终用户的价值，因此这正在推动趋势。只要这种情况持续下去，CMOS图像传感器技术的发展就会支持这一方向。
3、创新：堆叠和互连
除了像素缩放以外，CMOS图像传感器还正在进行其他创新，例如管芯堆叠。供应商还使用不同的互连技术，例如硅通孔（TSV），混合键合以及像素到像素。
多年来，包括像素阵列和逻辑电路在内的图像传感器都在同一个芯片上。重大变化发生在2012年，当时索尼推出了两片式堆叠式图像传感器。
芯片堆叠使供应商能够将传感器和处理功能拆分到不同的芯片上，这允许传感器具有更多功能，同时还可以减小管芯尺寸。为此，索尼基于90nm工艺开发了一个像素阵列芯片，该芯片堆叠在一个单独的65nm图像信号处理器（ISP）芯片上，提供处理功能，并将两个管芯连接起来。
最终，其他人转向了类似的芯片堆叠方法。通常，顶部像素阵列裸片基于成熟节点，底部ISP芯片的工艺范围为65nm，40nm和28nm。而14nm finFET技术则正在研发中。
同时，三星和索尼在2018年开发了三层设备。例如，在索尼的CMOS图像传感器产品线的一种版本中，DRAM单元夹在图像传感器和逻辑管芯之间。嵌入式DRAM可实现更快的数据读取。
除了管芯堆叠之外，供应商还开发了不同的互连方案，该方案将一个管芯连接到另一个管芯。最初，OmniVision，Samsung和Sony使用了TSV，它们是类似于通孔的微小电气互连。
2016年，索尼转向了一种称为铜混合键合的互连技术。三星仍处于TSV阵营中，而OmniVision则同时进行TSV和混合绑定。
在混合键合中，使用铜-铜互连线连接管芯。为此，在晶圆厂中处理两个晶圆。一个是逻辑晶片，另一个是像素阵列晶片。使用介电键合将两个晶片接合在一起，然后进行金属对金属的连接。
