VCLK：像素时钟信号，每个脉冲填充1个像素点；
VDEN：数据使能信号，高电平时，填充数据有效；
VD[23:0]：LCD像素数据输出端口。
LEND：行结束信号；
以一个1024X768像素的LCD屏为例，完整显示一屏图像的信号，必须包含1个VSYNC周期、768个有效HSYNC周期，每个VDEN高电平包含1024个像素时钟信号。显示出现问题可通过帧同步信号、行同步信号的频率、占空比、延时、每个VSYNC周期包含的HSYNC周期数、VDEN周期包含的VSCLK周期数进行排查。
二、使用ZDS4054Plus示波器解决LCD显示异常实例
1、图片叠加、重复
现象：LCD显示上大范围的图像出现错位、叠加或者重复；
成因：出现这种情况一般不会是行同步或者场同步信号的延时引起的，基本可以排除这方面的影响。可以检查是否存在时序或者时钟频率上存在差异引起的。
解决方法：碰见这种情况首先应该做的就是先仔细计算DMA传输参数，精确适配行场信号。
