图11
如图11所示，vir_clk为虚拟时钟，作为对外部输入数据同步时钟的声明，可以认为该时
钟就是ADC的同步输出时钟。clk为FPGA锁存输入数据的时钟，来自于外部时钟(与虚拟时钟等效)。其setup关系为vir_clk上升沿打出数据，clk下降沿接收或者是vir_clk下降沿打出数据，clk上升沿接收。hold关系为vir_clk上升沿与clk上升沿或者是vir_clk下降沿与clk下降沿。
该源同步为双沿模式，因此还应该针对此情况对set_input_delay做时钟双沿的说明，约束
语句如下(设6路LVDS数据名为in，源同步时钟为clk)：
create_clock -name {clk} -period 5.000 -waveform { 0.000 2.500 } [get_ports {clk}]
create_clock -name {vir_clk} -period 5.000 -waveform { 0.000 2.500 }
