当您决定为信号使用哪种 Bank 后，仍然可以更改信号驱动强度和斜率。这些都是硬件设计团队很感兴趣的指标，因为他们要努力确保单板的信号完整性达到最优。选择结果还会影响单板设计的时序。为此，您可以使用信号完整性工具。
SI 工具需要 IBIS 模型。当您打开了Impelmented Design时，您可使用 File->Export->Export IBIS 模型选项从 Vivado 工具中提取设计的 IBIS 模型。然后，使用该文件关闭解决系统级 SI 问题和最终 PCB 布局的时序分析。
如果设计团队整体上对 SI 性能以及系统的时序感到满意，您就会得到针对设计中 I/O 的多个约束，如下所示。
set_property PACKAGE_PIN G17 [get_ports {dout}] set_property IOSTAN- DARD LVCMOS33 [get_ports
{dout}]
set_property SLEW SLOW [get_ports {dout}]
set_property DRIVE 4 [get_ ports {dout}]
对于 HP I/O Bank，您还可使用数控阻抗正确做IO端接并增加系统的 SI，无需使用外部端接方案。如果没有信号驱动 I/O，例如将 I/O 连接到外部连接器，这时您还必须考虑 I/O 的影响。这种情况下，您可使用 I/O 约束实现上拉或下拉电阻，以防止由于 FPGA 输入信号悬置而导致系统问题。
