图1所示即为本系统的总体结构,除了使用一块DDR2 SDRAM芯片之外,网络模型中物理层的功能由一块PHY芯片来完成。目前一般PHY芯片均能兼容10Mbit·s-1、100Mbit·s-1、1 000 Mbit·s-13种速率的以太网传输,并向上层提供多种接口,如MII、GMII、RGMII和TBI接口等,对于上位机一侧则直接是普通的RJ45网口插槽。物理层接收数据链路层的并行数据,并将其转换为原始的比特流;同时也将原始比特流转化成并行数据,提交给数据链路层。
2 FPGA模块功能
FPGA模块通过响应上位机的指令,完成数据采集、打包、传输、丢包重传等工作。所有工作的基础是MAC子层、网络层、传输层等OSI参考模型各层协议的可靠实现,每一层都按照标准接口向上一层提供特定服务,而把如何实现这些服务的细节对上一层加以屏蔽。
图2显示了系统FPGA模块的具体结构,以及各个子模块之间的关系。为缩短设计周期,提高设计质量,在模块中分别调用了Altera公司现有的以太网控制器IP核和DDR2控制器IP核资源。
2.1 DDR2读写控制
若不考虑网络中丢包的情况,数据一边采集,一边打包向上位机发送,是不需要外部存储器来缓存的。但是在实际测试中发现,目前普通配置的PC机无法承受千兆以太网的快速传输能力,丢包很常见,尤其是增加到多个通道时,设备向上位机的输出能力加大,丢包率也立即随之升高。所以,使用一片DDR2 SDRAM缓存各通道的数据是必要的。