采用复杂的时钟去歪斜技术来解决这些问题。在大量的设计中，新的方法，如整体异步局部同步（GALS）结构正在替代通常的定时方法。然而，在SOC设计中不同域之间的数据传输仍然必须重新同步。高速功能测试可解决这类同步问题，但其他高速方法（如AC扫描）不能解决这类同步问题。
高速I/O测试问题
现在，高性能SOC设计包含大量不同的高速I/O总线和协议。可以看到不同信号传输类型的广泛混合，从同步双向到单向信号传输和单端到低压差分信号传输。具有分离时钟信号的传统宽、并行、源同步总线结构正在被窄、串行、嵌入式时钟技术替代。在器件的接收器口用具有时钟和数据恢复（CDR）单元的串行器/解串器（SerDes）从输入数据流中提取时钟信号。
图1 具有存储器桥（北桥）和I/O桥（南桥）的Intel基PC芯片组结构
PC芯片组器件是混合I/O类型的例证（图1）。例如，PCIExpress和S-ATA都用具有单向低摆幅差分信号传输的嵌入式时钟技术。PCI Express可包含运行在2.5Gb/s数据率下的32个通道，而S-ATA在1.5Gb/s或3Gb/s只支持一个通道。
相反，DDR存储接口和Intel的前端总线（FSB）结构现在采用单端、双向、源同步技术。现在FSB的800Mb/s数据率可望很快增大到1066Mb/s,甚至可达到1.6Gb/s。
为了适应这种硬件变化和不定的行业定时，需要有灵活的测试设备。需要几百高速引脚，但是，多时钟域也工作在不固定的速率，因为不同的接口必须同时测试。
SerDes宏单元大量集成到消费类SOC器件中，这会带来与I/O有关的复杂测试问题，例如，与抖动有关的广延参数测试。对于高集成SOC器件，这些测试似乎是更重要的，因为它们大量的芯核可能对有效的关闭芯片数据传输有负面冲击。
高集成数字ATE通道比传统机架或混合信号仪器更适合于参量测试。需要几千兆赫的输入模拟带宽、低的固有系统抖动和高定时精度。因为它是针对所有这些测试问题，所以，高速功能测试对于芯片正确逻辑和电气性能的验证仍将是主要工具。这是高速器件调试和特性鉴定期间两个主要的任务。
全速度功能测试和全速度DFT共存
